VHDL (VHSIC Hardware Description Language)은 디지털 회로 설계와 시뮬레이션을 위해 개발된 하드웨어 기술 언어(Hardware Description Language, HDL)이다. 주로 ASIC(Application‑Specific Integrated Circuit) 및 FPGA(Field‑Programmable Gate Array) 설계 과정에서 회로의 구조·동작·시행 시간을 기술하고, 설계 검증·합성·시뮬레이션에 활용된다.
1. 정의
- VHDL은 VHSIC (Very High Speed Integrated Circuits) 프로그램의 일부로 1980년대 초 미국 방위 고등 연구 계획국(DARPA)에서 시작된 프로젝트에서 탄생하였다.
- 전통적인 회로 설계 방법과 달리, VHDL은 텍스트 기반의 프로그래밍 언어 형식으로 하드웨어를 추상화하고 계층화하여 기술한다.
2. 역사
| 연도 | 주요 사건 |
|---|---|
| 1981 | VHSIC 프로젝트 시작, 초기 하드웨어 기술 언어 개발 착수 |
| 1985 | 최초 VHDL 표준(IEEE 1076‑1985) 제정 |
| 1991 | IEEE 1076‑1991 개정, 구조적·행위적 모델링 확장 |
| 1999 | IEEE 1076‑1999 발표, 패키지/라이브러리 및 제네릭(템플릿) 지원 강화 |
| 2008 | IEEE 1076‑2008 개정, 프로세스·동시성 문법 개선, 회로‑레벨 시뮬레이션 성능 향상 |
| 2019 | IEEE 1076‑2019 발표, 향상된 구문·인코딩, 고급 합성 지시어 추가 |
3. 표준 및 규격
- IEEE 1076 시리즈가 VHDL 표준이다. 현재 최신 버전은 IEEE 1076‑2019이며, 이전 버전과의 호환성을 유지한다.
- 각 버전은 시스템 레벨 모델링, 합성(디자인 구현), 시뮬레이션 등에 필요한 문법·기능을 정의한다.
4. 주요 특징
| 구분 | 내용 |
|---|---|
| 언어 구조 | 엔티티(Entity) – 외부 인터페이스 정의 아키텍처(Architecture) – 내부 구현 (구조적, 행동적, 데이터 흐름) |
| 동시성 | 하드웨어는 물리적으로 동시에 동작하므로, VHDL은 동시 실행을 기본으로 지원한다. |
| 제네릭 | 파라미터화된 설계가 가능하도록 제네릭(Generic) 을 통해 모듈화·재사용성을 높인다. |
| 패키지·라이브러리 | 공통 정의(타입, 함수, 프로시저)를 패키지에 모아 라이브러리 형태로 공유 가능. |
| 시뮬레이션 | 시간 지연(delay) 과 시뮬레이션 시간을 명시적으로 기술하여 정확한 타이밍 검증이 가능. |
| 합성 지원 | 설계된 VHDL 코드를 실제 게이트 수준 회로 혹은 FPGA 비트스트림으로 변환하는 합성툴과 호환된다. |
5. 적용 분야
- ASIC 설계 : 회로 레이아웃 전 단계의 기능 검증·시뮬레이션
- FPGA 프로그래밍 : 논리 블록·DSP·IO 제어 등 복합 시스템 구현
- 시스템‑레벨 설계 : ARM 기반 SoC, 마이크로프로세서와 주변장치 인터페이스 정의
- 교육·연구 : 디지털 논리, 마이크로아키텍처, 하드웨어·소프트웨어 협동 설계(Co‑Design) 등에 활용
6. 주요 개발·시뮬레이션 툴
| 툴 | 제조·배포사 | 특징 |
|---|---|---|
| ModelSim | Mentor Graphics (현 Siemens EDA) | 고성능 시뮬레이션, 디버깅 기능 제공 |
| VCS | Synopsys | 대규모 설계에 최적화된 시뮬레이터 |
| GHDL | 오픈소스 | GCC 기반, Linux·Windows·macOS 지원 |
| Quartus Prime | Intel (Altera) | FPGA 설계·합성·시뮬레이션 통합 환경 |
| Vivado | Xilinx | 고급 합성·시뮬레이션·IP 통합 툴 |
| Aldec Active‑HDL | Aldec | 설계·시뮬·합성·검증을 하나의 IDE에서 제공 |
7. 관련 언어와 비교
- Verilog/SystemVerilog : IEEE 1364 시리즈 기반의 HDL로, VHDL과 기능적으로 경쟁한다. Verilog는 C‑계열 문법이 직관적이며, SystemVerilog는 고급 검증 기능을 포함한다.
- SystemC : C++ 기반 시스템‑레벨 설계 언어로, 고수준 모델링에 특화되어 있다. VHDL은 하드웨어에 더 직접적인 매핑을 제공한다.
8. 교육·학습 포인트
- 엔티티–아키텍처 구조 이해
- 동시성 모델과 시뮬레이션 시간 개념 습득
- 제네릭과 포트 매핑을 통한 재사용 가능한 모듈 설계
- 합성 제약(Constraint)과 타이밍 분석 기법 습득
요약
VHDL은 1980년대 초 VHSIC 프로젝트에서 시작된 국제 표준 하드웨어 기술 언어이며, 디지털 회로·시스템을 구조적·행위적으로 기술하고 검증·합성하는 데 핵심적인 역할을 수행한다. 현재는 IEEE 1076‑2019 표준에 기반해 다양한 설계·검증 툴과 함께 ASIC·FPGA 설계의 사실상 표준 언어 중 하나로 자리매김하고 있다.