정의
NAND 게이트는 디지털 논리 회로에서 두 개 이상의 입력 신호가 모두 ‘1’(HIGH)일 경우에만 출력이 ‘0’(LOW)이고, 그 외의 모든 경우에 출력이 ‘1’인 논리 연산을 수행한다. 즉, NOT‑AND 연산이라고도 불리며, 논리식으로는
$$ Y = \overline{A \land B} $$
와 같이 표현한다.
진리표
| A | B | Y (NAND) |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
기호 및 회로 표현
- 기호: AND 게이트 심볼에 작은 원(버블)이 추가된 형태.
- 트랜지스터 구현: CMOS 기술에서는 P‑채널 트랜지스터 두 개를 상단에, N‑채널 트랜지스터 두 개를 하단에 배치한 풀-플러스 구조로 구현한다.
특징 및 용도
- 보편적 기능: NAND 게이트 하나만으로 모든 다른 기본 논리 게이트(AND, OR, NOT, XOR 등)를 구성할 수 있다. 따라서 “보편 논리 게이트(universal gate)”라 불린다.
- 집적 회로 설계: 대부분의 디지털 IC, 특히 메모리(예: SRAM, DRAM)와 마이크로프로세서에서는 NAND 게이트를 기본 셀로 사용한다.
- 논리 최소화: 복잡한 논리식을 NAND‑만으로 변환하면 회로 면적과 전력 소모를 감소시킬 수 있다.
구현 예시 (CMOS NAND)
- 구조:
- 상부에 두 개의 P‑채널 MOSFET을 직렬 연결하여 입력 A와 B가 모두 ‘0’일 때 전원(VDD)과 연결.
- 하부에 두 개의 N‑채널 MOSFET을 병렬 연결하여 입력 A와 B 중 하나라도 ‘1’일 때 접지(GND)와 연결.
- 동작: 입력이 모두 ‘1’이면 하부 N‑채널이 전도를 시작해 출력이 ‘0’이 되고, 그 외에는 상부 P‑채널이 전도를 유지해 출력이 ‘1’이 된다.
역사적 배경
NAND 연산은 1960년대 초기 집적 회로(IC) 설계에서 핵심 논리 요소로 채택되었으며, 특히 1970년대에 상용화된 TTL(Transistor‑Transistor Logic) 및 CMOS 공정에서 표준 셀로 자리 잡았다.
참고 사항
- NAND 게이트는 입력 수가 2개 이상인 경우에도 동일한 원리로 확장될 수 있다(예: 3입력 NAND).
- 전압 레벨, 전력 소모, 전파 지연은 사용되는 기술 (CMOS, TTL 등)과 트랜지스터 크기에 따라 달라진다.
