LVCMOS (Low Voltage Complementary Metal Oxide Semiconductor)는 저전압 CMOS 기술 기반의 디지털 집적 회로 표준 규격을 의미한다. 반도체 제조 공정에서 소자 기하 구조가 축소됨에 따라 동작 전압도 함께 낮추어야 하는 기술적 요구에서 비롯되었으며, JEDEC(Joint Electron Device Engineering Council)가 저전압 디지털 논리 레벨에 대한 전원 전압 및 인터페이스 표준을 정의하고 있다.
LVCMOS는 기존의 5V TTL(Transistor-Transistor Logic) 및 5V CMOS와의 호환성을 유지하면서도 더 낮은 전압에서 동작하도록 설계되었다. 반도체 스케일링 과정에서 일정한 공급 전압을 유지할 경우 칩 내부의 전계 강도가 증가하고, 시스템 레벨에서의 슬루율(slew rate) 상승으로 전자기 간섭(EMI)과 그라운드 바운스(ground bounce) 같은 잡음이 증가하게 된다. LVCMOS는 이러한 문제를 해결하기 위해 도입되었다.
JEDEC이 표준화한 LVCMOS 논리 레벨 전압은 다음과 같다:
| 논리 전압 | 허용 오차 | 관련 JEDEC 표준 |
|---|---|---|
| 3.3 V | ±0.3 V (±9.09%) | JESD8C.01 |
| 2.5 V | ±0.2 V (±8.00%) | JESD8-5A.01, JESD80 |
| 1.8 V | ±0.15 V (±8.33%) | JESD8-7A, JESD76 |
| 1.5 V | ±0.1 V (±8.33%) | JESD8-11A.01, JESD76-3 |
| 1.2 V | ±0.1 V (±8.33%) | JESD8-12A.01, JESD76-2 |
| 1.0 V | ±0.1 V (±8.33%) | JESD8-14A.01 |
| 0.9 V | ±0.045 V (±5.00%) | - |
| 0.8 V | ±0.04 V (±5.00%) | - |
| 0.7 V | ±0.05 V (±7.14%) | - |
최초의 LVCMOS 표준은 3.3V 규격으로, 1994년 JEDEC에 의해 JESD8-A로 제정되었다. 이후 반도체 공정 기술의 발전과 함께 더 낮은 전압의 표준들이 순차적으로 정의되었다. LVCMOS 인터페이스는 경부하 DC 조건에서 레일-투-레일(rail-to-rail) 스윙을 제공하도록 설계되어 정적 전력 소모를 최소화하는 데 기여한다.
LVCMOS는 FPGA(Field-Programmable Gate Array)와 같은 프로그래머블 논리 소자에서 I/O 표준으로 널리 사용되며, AMD(Xilinx), Microchip, Texas Instruments 등의 반도체 기업들이 LVCMOS 호환 제품을 공급하고 있다. 일반적인 LVCMOS I/O 표준 명칭은 LVCMOS33, LVCMOS25, LVCMOS18, LVCMOS15, LVCMOS12 등으로, 숫자는 공급 전압을 나타낸다.
