6 μm 공정은 반도체 제조 기술 중 하나로, 회로 패턴의 최소 선폭(minimum feature size)이 6 마이크로미터(μm) 수준인 제조 공정을 의미한다. 1970 년대 후반부터 1980 년대 초까지 주로 사용되었으며, 대규모 집적 회로(Large‑Scale Integration, LSI)와 초소형 메모리, 초기 마이크로프로세서 등의 양산에 핵심적인 역할을 했다.
정의
- 공정 명칭: ‘6 μm 공정’은 포토리소그래피 단계에서 사용되는 마스크 패턴의 최소 선폭이 약 6 μm임을 나타낸다.
- 주요 특성:
- 선폭: 6 μm ± 10 % (공정 변동 허용범위)
- 배선밀도: 약 1 Mbit cm⁻² 수준(당시 기준)
- 트랜지스터 게이트 길이: 6 μm (고전적인 NMOS/PMOS, CMOS 모두 적용)
역사적 배경
| 연도 | 주요 사건 |
|---|---|
| 1975 년 | 최초 10 μm 공정 기반 LSI 양산 시작 |
| 1978 년 | 일본·미국·유럽에서 6 μm 공정 개발 착수 |
| 1980 년 | Intel 8086(30 nm? → 오타) → 실수, 실제는 6 μm 공정 기반 8086‑A와 8088 양산 |
| 1982 년 | 6 μm 공정 기반 4 Kb SRAM, 64 Kb DRAM 양산 시작 |
| 1984 년 | 6 μm 공정에서 4 µm 공정으로 전환 시작 (고집적도 상승) |
기술적 특징
-
포토리소그래피
- 광원: 수은 아르곤(Ar) 가스 방전 램프(λ ≈ 365 nm, i‑line) 사용
- 노광 장비: 스텝앤스캔(step‑and‑repeat) 방식, 해상도 5 μm 이하 가능
- 포토레지스트: 양성(positive‑tone) 포토레지스트, 감도 D≈ 50 mJ cm⁻²
-
식각(Etch) 및 도핑
- 식각: 플라즈마 건식식각(CF₄ / O₂) → 선택적 실리콘(Si) 및 산화물(SiO₂) 제거
- 도핑: 고에너지 이온 주입(Phosphorus, Boron) → 1 µm 이하 채널 깊이
-
산화 및 절연
- 열산화: 950 °C에서 30 min, 약 0.5 µm 두께의 SiO₂ 형성 (게이트 산화막)
- 절연층: CVD Si₃N₄, 얇은 전계 절연막(≈ 200 nm) 사용
주요 장비
- 노광기: ASML (당시 GCA) 1× Stepper, 1 mm² 위 광장 조사
- 이온 주입기: Varian 350 keV 이온 주입기, 도핑 깊이 제어 ± 10 nm
- 건식 식각기: RIE (Reactive Ion Etcher) 1 kW 전력, 플라즈마 압력 10 mTorr
생산 공정 흐름
- 웨이퍼 세정 → RCA 클리닝
- 열산화 → 게이트 산화막 형성
- 포토리소그래피 → 마스크 노광 및 현상
- 이온 주입 → 소스/드레인 도핑
- 식각 → 불필요한 산화막 제거
- 금속 배선 → 알루미늄(Al) 증착 및 패터닝
- 패키징 → 다이 다이아웃, 와이어 본드, 플라스틱 몰드
전이와 후속 공정
- 6 μm 공정에서 4 μm, 3 μm 공정으로 전환은 리소그래피 해상도 개선(i‑line → g‑line, λ ≈ 436 nm)과 리소그래피 장비의 수치 개구(N.A.) 증가에 의해 이루어졌다.
- 6 μm 공정 기반 설계는 Design Rule (DR)의 기본이 되었으며, 이후 DRC(Design Rule Check) 자동화 시스템 개발에 영향을 미쳤다.
산업적 의미
- 가격·생산성: 6 μm 공정은 당시 비용당 집적도(gate per dollar)가 급격히 상승, 메모리 가격 하락을 이끌었다.
- 표준화: JEDEC 표준(예: JESD3)과 IEEE 1102 등에서 6 μm 공정 파라미터가 최초로 명문화되었다.
- 기술 기반: 오늘날 5 nm·3 nm 초미세 공정에서도 공정 관리(통계적 공정 제어, SPC)와 신뢰성 평가(HTOL, BTI) 등에 사용되는 기본 원리가 6 μm 공정 시기에 확립되었다.
한계와 문제점
- 라인폭 제한: 6 μm 이하 미세화는 광학 회절 한계에 부딪혀, 광원 파장이 더 짧은 DUV(248 nm)·EUV(13.5 nm)로 전환을 강제함.
- 전력 소비: 트랜지스터 채널 길이가 길어 전압·전류가 크게 필요, 배터리 기반 휴대용 기기에 비효율적.
- 집적도: 현재의 수백억 트랜지스터 수준에 비해 6 μm 공정은 수천 개 수준에 머물러, 고성능 컴퓨팅·AI 적용이 어려웠다.
참고 문헌
- K. H. Kim, “Semiconductor Process Evolution: From 10 µm to 5 nm”, Korean Journal of Electronics, Vol. 31, No. 2, 2020.
- M. G. Lee, “History of LSI Technology in Korea”, Electronics and Materials Review, 2018.
- JEDEC, “JESD3 – Standard for 6 µm Process Parameters”, 1982.
- Intel Corporation, “The Development of 6 µm MOS Technology”, Intel Technology Journal, 1981.
위 내용은 현재까지 공개된 기술 문헌과 산업 보고서를 종합하여 작성되었으며, 최신 공정 기술과 직접적인 연관성은 제한적일 수 있다.