2 nm 공정은 반도체 제조 공정에서 회로의 선폭이나 소자의 크기를 극히 미세하게 구현하는 기술 세대를 의미한다. 1나노미터(nm)는 10억 분의 1미터를 나타내며, 2 nm 공정은 현재 양산 중이거나 개발 단계에 있는 3 nm 공정의 차세대 기술로 분류된다.
반도체 업계에서 공정 수치는 과거에 실제 트랜지스터의 게이트 길이를 의미했으나, 최근에는 기술의 발전 단계를 나타내는 마케팅적 명칭으로 사용되는 경향이 있다. 2 nm 공정은 이전 세대인 3 nm 공정과 비교하여 칩의 면적을 줄이면서도 연산 성능을 높이고 소비 전력을 절감하는 것을 목표로 한다.
이 공정의 구현을 위해 주요 반도체 기업들은 기존의 핀펫(FinFET) 구조를 넘어선 가트올어라운드(Gate-All-Around, GAA) 기술 등을 채택하고 있다. GAA 기술은 게이트가 채널의 4면을 모두 감싸 전류의 흐름을 더욱 세밀하게 제어할 수 있게 하여, 공정 미세화에 따른 누설 전류 문제를 해결하는 핵심 기술로 평가받는다.
현재 삼성전자, TSMC, 인텔 등 세계 주요 파운드리(반도체 위탁생산) 기업들이 2 nm 공정의 기술 개발 및 양산 계획을 발표한 상태이다. 각 기업의 로드맵에 따르면, 대략 2025년을 전후로 본격적인 양산이 시작될 것으로 전망되고 있다. 해당 공정은 인공지능(AI), 고성능 컴퓨팅(HPC), 모바일 기기용 어플리케이션 프로세서(AP) 등 고성능과 저전력이 동시에 요구되는 첨단 IT 분야에 주로 적용될 예정이다.
