정의
평면 공정(Planar process)은 반도체 소자 제조 기술 중 하나로, 실리콘 웨이퍼 표면에 얇은 산화막(주로 실리콘 산화물)을 형성한 뒤, 포토리소그래피와 화학적 식각 등을 이용하여 회로 패턴을 평탄한 상태에서 단계적으로 가공하는 방법을 말한다. 이 공정은 트랜지스터와 같은 전계효과소자(FET)의 대량 생산 및 고집적 회로(IC) 구현에 핵심적인 역할을 한다.
개요
평면 공정은 1950년대 후반 미국의 반도체 기업 페어차일드 반도체(Fairchild Semiconductor)에서 장 호에니(Jean Hoerni)가 개발하였다. 기존의 비평면(비평탄) 공정에서는 소자 사이의 높이 차이와 불균일한 표면으로 인해 공정 수율이 낮았으며, 고집적화에 한계가 있었다. 호에니는 실리콘 웨이퍼를 고온 산화시켜 얇은 절연막을 형성하고, 이를 보호막(mask)으로 활용한 뒤, 포토리소그래피와 etching 과정을 통해 회로 구조를 정의하였다. 이후 도핑(doping)이나 금속 배선 등의 후속 공정을 동일한 평면 위에서 수행함으로써 소자 간의 고른 전기적 특성과 높은 생산성을 확보하였다.
어원/유래
‘평면(平面)’은 ‘표면이 고르고 평평함’을 의미하는 한자어이며, ‘공정(工程)’은 ‘제조 과정’ 또는 ‘공정’이라는 의미이다. 따라서 ‘평면 공정’은 “표면을 평탄하게 유지하면서 수행하는 제조 공정”이라는 뜻을 갖는다. 이 용어는 원래 영어 ‘planar process’를 직역한 것으로, 1950년대 후반부터 반도체 기술 문헌에 등장한다. 정확한 최초 사용 연도와 용어 도입 과정에 대한 상세한 기록은 확인되지 않는다.
특징
| 구분 | 내용 |
|---|---|
| 주요 단계 | 1) 실리콘 웨이퍼 산화(산화막 형성) 2) 포토리소그래피(패턴 전사) 3) 식각(패턴 전사된 부분 선택적 제거) 4) 도핑(이온 주입) 5) 금속 배선 및 패키징 |
| 장점 | • 표면 평탄화로 인해 이후 공정에서의 정밀도 향상 • 공정 수율 및 신뢰성 증가 • 고집적 회로 구현이 가능해 MOSFET 등 현대 반도체 소자의 기반 제공 |
| 제한점 | • 초기 산화막 두께와 균일성 확보가 공정 품질에 큰 영향을 미침 • 포토리소그래피 해상도 제한에 따라 최소 선폭(minimum feature size) 제한 |
| 발전 형태 | 평면 공정은 이후에 CMP(chemical‑mechanical planarization) 등 추가적인 평탄화 기술과 결합되어 현재의 고급 반도체 제조 공정(예: 14 nm 이하 공정)에서도 핵심 단계로 유지되고 있다. |
관련 항목
- 반도체 제조 공정
- 포토리소그래피
- 산화막(실리콘 산화물)
- MOSFET(금속‑산화물‑반도체 전계효과 트랜지스터)
- CMP(화학‑기계적 평탄화)
- 장 호에니(Jean Hoerni)
- 페어차일드 반도체(Fairchild Semiconductor)
※ 이 항목은 널리 알려진 기술 용어이며, 공신력 있는 자료에 기반하여 서술하였다.