얕은 트렌치 격리(Shallow Trench Isolation, STI)는 반도체 집적회로 제조 공정에서 인접한 반도체 소자 구성 요소 간의 전류 누설을 방지하기 위해 사용되는 소자 분리 기술이다. 영어 명칭인 Shallow Trench Isolation의 약자인 STI로도 널리 지칭되며, '박스 절연 기법'으로도 불린다.
STI는 일반적으로 250나노미터 이하의 CMOS 공정 기술 노드에 적용된다. 이보다 이전의 CMOS 기술 및 비-MOS 기술에서는 주로 LOCOS(Local Oxidation of Silicon) 기반의 소자 분리 방식이 사용되었으나, LOCOS는 소자 분리막 가장자리에서 산화막이 질화막 아래로 파고드는 '버드 비크(Bird's Beak)' 현상으로 인해 미세화에 한계가 있었다. STI는 이러한 한계를 극복하여 더 높은 집적도와 우수한 소자 분리 특성을 제공한다.
STI는 트랜지스터가 형성되기 전, 반도체 소자 제작 과정의 초기 단계에서 형성된다. 주요 공정 단계는 다음과 같다.
- 스택 증착: 실리콘 기판 위에 완충 산화막(Pad Oxide)과 보호 질화막(Si₃N₄)을 순차적으로 증착한다.
- 리소그래피 패터닝: 포토레지스트를 도포하고 노광 및 현상하여 트렌치를 형성할 영역을 정의한다.
- 식각: 반응성 이온 식각(RIE) 등의 건식 식각 공정을 통해 실리콘 기판에 일정 깊이의 트렌치(참호)를 형성한다.
- 트렌치 채우기: 형성된 트렌치 내부를 이산화규소(SiO₂) 등의 유전 물질로 매립한다. 이때 고밀도 플라즈마 화학기상증착(HDP CVD) 또는 TEOS-O₃ CVD 산화물이 주로 사용된다.
- 평탄화: 화학 기계적 연마(CMP) 공정을 통해 과잉 증착된 유전체를 제거하여 표면을 평탄화한다.
- 질화막 제거: 보호 질화막을 제거하고 최종적으로 산화막 높이를 실리콘 표면과 맞춘다.
STI 구조에서 트렌치 가장자리의 전기장 증강 효과로 인해 '역방향 협폭 효과(Reverse Narrow Width Effect)'가 발생할 수 있으며, 이는 트랜지스터 폭이 좁아질수록 임계 전압이 감소하고 누설 전류가 증가하는 현상으로 이어진다. 또한 STI 공정 중 발생하는 기계적 스트레스는 인접 트랜지스터의 전기적 특성에 영향을 미칠 수 있어, 이를 최소화하기 위한 트렌치 깊이 최적화, 모서리 라운딩(Corner Rounding), 라이너 산화막 형성 등의 공정 기술이 함께 연구되고 있다.
STI는 DRAM, DDI(Display Driver IC) 등 다양한 반도체 소자에서 핵심적인 소자 분리 기술로 사용되고 있으며, 반도체 공정의 미세화가 지속됨에 따라 STI 구조의 개선과 관련 공정 기술에 대한 연구가 활발히 진행되고 있다.
