데너드 스케일링(Dennard Scaling)은 금속 산화막 반도체 전계효과 트랜지스터(MOSFET)의 미세화 공정에서 트랜지스터의 크기를 줄일 때, 전압과 전류 등 전기적 특성을 일정한 비율로 함께 축소함으로써 단위 면적당 전력 밀도를 일정하게 유지하는 스케일링 법칙이다. 1974년 로버트 H. 데너드(Robert H. Dennard) 등이 IBM 연구진과 함께 발표한 논문 "Design of Ion-Implanted MOSFET's with Very Small Physical Dimensions"를 통해 체계화되었다.
주요 원칙 데너드 스케일링은 트랜지스터의 선형 치수(채널 길이, 게이트 산화막 두께, 접합 깊이 등)를 스케일링 계수 $k$ ($k > 1$)만큼 축소할 때, 다음과 같이 전압과 도핑 농도를 조정하는 것을 골자로 한다.
- 치수 축소: 채널 길이($L$), 게이트 산화막 두께($t_{ox}$), 접합 깊이($x_j$) 등을 $1/k$ 배로 축소.
- 전압 축소: 공급 전압($V_{DD}$) 및 문턱 전압($V_{th}$)을 $1/k$ 배로 축소.
- 도핑 농도 증가: 채널 도핑 농도($N_A$)를 $k$ 배로 증가.
- 결과적 특성:
- 전류($I_{ds}$)는 $1/k$ 배로 감소.
- 게이트 지연 시간($\tau$)은 $1/k$ 배로 감소 (속도 향상).
- 단위 면적당 전력 소모($P/A$)는 일정하게 유지.
- 단위 면적당 소자 집적도는 $k^2$ 배로 증가.
의의와 한계 이 법칙은 1970년대 중반부터 2000년대 중반(약 90nm~65nm 공정)까지 반도체 산업이 트랜지스터를 지속적으로 미세화하면서도 칩 전체의 전력 소모가 과도하게 증가하지 않도록 하여, 클럭 주파수 상승과 성능 향상을 동시에 이루는 이론적 기반이 되었다.
그러나 2000년대 중반 이후 공정 미세화가 심화되면서 다음과 같은 물리적 한계로 인해 데너드 스케일링이 깨지게 되었다(일명 '데너드 스케일링의 종말').
- 문턱 전압($V_{th}$) 축소의 한계: 공급 전압과 함께 문턱 전압을 낮추면 서브스레숄드 누설 전류(Subthreshold Leakage)가 지수 함수적으로 증가하여 대기 전력(Static Power)이 감당할 수 없을 정도로 커짐.
- 게이트 산화막 두께($t_{ox}$)의 물리적 한계: 원자 단위(약 1nm 이하)에 가까워지면서 게이트 누설 전류(Gate Leakage) 문제가 대두됨. (하이케이 금속 게이트[HKMG] 도입으로 부분적 해결).
- 공급 전압($V_{DD}$) 축소 둔화: 문턱 전압이 낮아지지 못하므로 공급 전압도 비례하여 낮추기 어려워짐. 전압이 비례 축소되지 않으면 전력 밀도($P \propto CV^2f$)가 증가하여 발열 문제가 심각해짐.
결과적 변화 데너드 스케일링이 유효하지 않게 된 이후, 반도체 산업은 클럭 주파수 무한 증가를 포기하고 멀티코어(Multi-core) 아키텍처, 동적 전압 및 주파수 스케일링(DVFS), 전력 게이팅(Power Gating), 핀펫(FinFET) 및 GAA(Gate-All-Around) 등 3차원 트랜지스터 구조 도입 등을 통해 성능과 전력 효율을 개선하는 방향으로 패러다임이 전환되었다.
